Pada rangkaian percobaan 1 ini menggunakan 4 buah JK lip flop, 1 buah gerbang AND, saklar sebagai input dan LED sebgaai output
Pada JK Flip Flop 1, kaki S terhubung ke B6' sebagai input set, kaki J terhubung ke kaki Q dari JK flip flop kedua, kaki K terhubung ke Q' dari JK flip flop kedua, kaki C terhubung ke output dari gerbang AND, kaki R terhubung ke B0 sebagai input reset, dan kaki Q terhubung ke H7 sebagai output.
Pada JK Flip Flop 2, kaki S terhubung ke B5' sebagai input set, kaki J terhubung ke kaki Q dari JK flip flop ketiga, kaki K terhubung ke Q' dari JK flip flop ketiga, kaki C terhubung ke output dari gerbang AND, kaki R terhubung ke B0 sebagai input reset, dan kaki Q terhubung ke H6 sebagai output.
Pada JK Flip Flop 3, kaki S terhubung ke B4' sebagai input set, kaki J terhubung ke kaki Q dari JK flip flop keempat, kaki K terhubung ke Q' dari JK flip flop keempat, kaki C terhubung ke output dari gerbang AND, kaki R terhubung ke B0 sebagai input reset, dan kaki Q terhubung ke H5 sebagai output
Pada JK flip flop 4, kaki S terhubung ke B3' sebagai input set, kaki J terhubung ke B1, kaki K terhubung ke B1', kaki C terhubung ke output dari gerbang AND, kaki R terhubung ke B0 sebagai input reset, dan kaki Q terhubung ke H4 sebagai output.
Untuk inputan dari gerbang AND dihubungkan dengan B2 dan CLK sebagai sinyak clock.
Pada percobaan akan memvariasikan nilai dari B0 hingga B6 sehingga dapat menentukan jenis shift register yang digunakan.
Kondisi 1
B3-B6=0 , B0, B2=1 , B1=X
B3-B6 yang dihubungkan ke kaki S pada JK flip flop berlogika 0, hal ini dikarenakan agar nilai B3'-B6' berlogika 1. Hal ini bertujuan agar kaki S pada JK flip flop tidak aktif, karena kaki S pada JK flip flop memiliki prinsip kerja aktif low yaitu aktif saat logika 0. Kaki R dihubungkan dengan B0, sehingga B0 harus berlogika 1 agar kaki R tidak aktif. Hal ini dikarenakan kaki R memiliki prinsip kerja aktif low (aktif saat logika 0). B2 merupakan salah satu inputan dari gerbang AND, sehingga agar output dari gerbang AND aktif maka B2 harus berlogika 1. Sinyal Clock dihubungkan ke kaki kedua gerbang AND. Output dari gerbang AND menjadi clock pada tiap tiap JK flip flop. B1 bernilai X (don't care), hal ini berarti B1 sebagai input. Saat percobaan kondisi 1, data diinput secara satu persatu (Serial) daan dikeluarkan secara satu persatu (Serial). Sehungga pada kondisi 1 merupakan jenis shift register Serial In Serial Out (SISO) .
Kondisi 2
B3-B6=0 , B1=X , B0=1 , B2=↓
B3-B6 yang dihubungkan dengan kaki S pada JK flip flop diberi logika 0, B0 berlogika 1 dan terhubung dengan kaki R pada JK flip flop, B2 diberi tanda ↓ dan B1 berlogika X (don't care), artinya B1 berfungsi sebagai inputan. Saat inputan B1 divariasikan, sehingga didapatkan data diinputkan secara satu per satu (Serial) dan dikeluarkan secara bersamaaan (Paralel). Dengan demikian, rangkaian pada kondisi 2 ini merupakan jenis shift register Serial In Paralel Out (SIPO).
Kondisi 3
B3-B6=X , B1=0 , B0, B2=1
B3-B6=X sebagai inputan. B1 diberi logika 0 sedangkan B0 dan B2 diberi logika 1. Jadi, inputan diberikan secara bersamaan dengan menekan B3-B6 secara bersamaan, sehingga outputnya akan keluar secara satu per satu. Dengan demikian, rangkaian pada kondisi 3 ini merupakan jenis shift resgister Paralel In Serial Out (PISO), karena inputannya dimasukkan secara bersamaan (paralel) dan outputnya keluar secara satu per satu (serial).
Kondisi 4
B3-B6=X , B0=1 , B1, B2=0
B3-B6=X sebagai inputan. B0 diberi logika 1 sedangkan B1 dan B2 diberi logika 0. Jadi, inputan diberikan secara bersamaan dengan menekan B3-B6 secara bersamaan, sehingga outputnya akan keluar secara bersamaan (Paralel). Dengan demikian, rangkaian pada kondisi 4 ini merupakan jenis shift register Paralel In Paralel Out (PIPO), karena inputannya dimasukkan secara bersamaan (paralel) dan outputnya keluar secara bersamaan (paralel).
Tidak ada komentar:
Posting Komentar